[패스트캠퍼스 수강 후기] 올인원 패키지 : 컴퓨터 공학 전공 필수👉C언어인강 100% 환급 챌린지 24회차 미션

 

 

 

환급미션 24일째..

 

 

컴퓨터 구조 - 입출력 구조 - 시스템 BUS 구성 및 제어 -1 

컴퓨터 구조 - 입출력 구조 - 시스템 BUS 구성 및 제어 -2

 

 

 

 

- 시스템 버스의 필요성

 

 

(RG : register, Com : common, Cont : control, Add : address)

 

 

레지스터들 사이의 정보 전송을 위한 경로가 필요하다.

각 레지스터 사이를 연결하는 대신

공통의 버스 (bus : 한 번에 하나의 전송만이 이루어지도록 제어신호를 이용, 해당 레지스터를 선별) 시스템을 사용한다.

 

cpu는 입출력장치 및 통신의 주체로서 정보의 입출력을 관장하기도 한다.

 

* bus adapter - 입출력 버스를 시스템 버스 라인에 연결

* 입출력 제어기 (I/O controller) - 입출력 속도 및 유사한 동작 특성 단위로 입출력 장치들을 제어 관리

 

 

 

 

- 시스템 버스와 I/O 버스 간 상호 중재

 

 

메모리 버스 : 데이터, 주소, 읽기/스기 정보 전송

I/O 버스 : 입출력 장치로 정보를 주고받는 데 사용

 

공유 메모리 멀티 프로세서 시스템에서 

프로세서는 시스템 버스를 통해 공유자원에 대한 접근을 요구

•공유자원이 사용되고 있지 않을 경우 -> 바로 사용 승인

•공유자원이 사용되고 있을 경우 -> 선점 프로세스의 종료까지 대기

•동시에 시스템 버스를 요구 -> 공유자원에 대한 충돌을 해결하기 위해 중재(arbitration)동작이 필요

 

( IEEE : i triple e, 세계적인 표준 )

( acknowledge : 허용 명령, arbitration : 중재 )

 

* data line

프로세스와 공통 메모리 사이의 데이터 전송 경로 제공 (양방향 정보 전송)

데이터 전송 모드

•동기 : source&target 장치 간 공통 clock 구동에 의해 정해진 시 분할 동안 데이터 전송

•비동기 : 각 장치들을 독립적 clock으로 동기화, source&target 간 핸드 셰이킹(signal을 주는 것..) 제어신호에 의해 각 데이터 전송

 

* address line

메모리 주소, 입출력 포트 식별에 활용 (단방향 정보 전송)

 

* data transfer (제어라인)

장치들 간의 정보 전송을 제어하는 신호 제공

•Timing signal : 데이터와 주소 정보의 유효성 체크

•Command line : 수행할 동작을 지정

•전송 신호 : 메모리 읽기/쓰기 등

•전송의 승낙(acknowledge) : 전송을 승낙하고, 전송이 완료됨을 알림

•interrupt control : request/acknowledge로 구성, 우선 순위 인터럽트 제어기에 연결되어 활용됨

•버스 제어 신호 : 버스 요구 및 버스 승인 등

•중재 절차를 위한 신호

 

등으로 구성된다.

 

 

 

 

 

- 시스템 버스의 활용

 

 

* 직렬 중재 절차 ( 시스템 버스 제어기 : 중재를 위한 논리 회로 내장 )

 

 

 

우선 순위를 바탕으로 Daisy-chain 연결로 중재

가장 높은 중재자의 PI는 항상 1 (버스 신청 시 항상 할당), PO는 0이다.

높은 우선순위의 중재자가 버스를 사용하지 않을 때 해당 중재자의 PI=0, PO=1이 되어 다음 중재자로 넘어간다.

 

Bus busy line 활용 - 사용 중인 버스를 특정 중재자가 할당받고자 할 경우 활용

•해당 중재자(PI=1,PO=0 할당받은 경우)는 버스 신청 전 Bus busy line 상태를 확인

•bus busy line 비활성 상태 - 해당 프로세서는 버스 라인을 할당받고, bus busy line을 활성상태로 변경

•bus busy line 활성 상태 - 낮은 우선순위의 프로세서가 버스를 사용하고 있다는 의미이므로, 이 프로세서가 버스 사용을 완료하고 busy line을 비활성 상태로 전환할 때까지 대기해야 한다.

 

 

 

* 병렬 중재 논리

 

( Ack : acknowledge, Req : request )

( IST=1 일 때 정보 전송, IST=0일 때 전송하지 않음 )

 

 

각 버스 중재자는 버스 요청 출력라인(Req), 버스 승낙 입력라인(Ack) 보유

Bus busy line은 daisy-chain의 경우와 동일

 

BPRN(버스 우선 순위 입력) & BPRO(버스 우선 순위 출력) - 버스 중재 회로의 데이지체인 연결에 활용

: busy line과 연결, 활성/비활성을 확인한다.

 

Busy - 버스가 사용중임을 모든 중재자에게 알리는 open collector 출력

 

CBRQ(공통버스요구) - open collector 출력, 우선순위가 낮은 중재자가 현재 버스 사용 중

 

각각의 acknowledge와 request에 BREQ(버스 요구) & BPRN(우선순위 입력)을 연결해야 함

BCLK(버스 클럭)은 모든 버스 작업의 동기화에 활용

 

 

 

 

 

 

 

 

 

 

 

 

 

 

올인원 패키지 : 컴퓨터 공학 전공 필수👉https://bit.ly/3i4sCVE